约束主时钟

  在这一节开讲之前，我们先把wave_gen工程的wave_gen_timing.xdc中的内容都删掉，即先看下在没有任何时序约束的情况下会综合出什么结果？

行万里路–时序约束实战篇

  我们以Vivado自带的wave_gen工程为例，该工程的各个模块功能较为明确，如下图所示。为了引入异步时钟域，我们在此程序上又增加了另一个时钟–clkin2，该时钟产生脉冲信号pulse，samp_gen中在pulse为高时才产生信号。

xdc约束优先级

  在xdc文件中，按约束的先后顺序依次被执行，因此，针对同一个时钟的不同约束，只有最后一条约束生效。

  虽然执行顺序是从前到后，但优先级却不同；就像四则运算一样，+-x÷都是按照从左到右的顺序执行，但x÷的优先级比+-要高。

两种时序例外

多周期路径

  上面我们讲的是时钟周期约束，默认按照单周期关系来分析数据路径，即数据的发起沿和捕获沿是最邻近的一对时钟沿。如下图所示。

时钟周期约束

  时钟周期约束，顾名思义，就是我们对时钟的周期进行约束，这个约束是我们用的最多的约束了，也是最重要的约束。

  下面我们讲一些Vivado中时钟约束指令。

I/O约束

  I/O约束是必须要用的约束，又包括管脚约束和延迟约束。

管脚约束

  管脚约束就是指管脚分配，我们要指定管脚的PACKAGE_PIN和IOSTANDARD两个属性的值,前者指定了管脚的位置,后者指定了管脚对应的电平标准。

  在vivado中，使用如下方式在xdc中对管脚进行约束。

1

set_property -dict {PACKAGE_PIN AJ16  IOSTANDARD  LVCMOS18} [get_ports "led[0]"    ]

时序路径

  典型的时序路径有4类，如下图所示，这4类路径可分为片间路径（标记①和标记③)和片内路径（标记②和标记④）。

读万卷书–时序约束理论篇

周期约束理论

  首先来看什么是时序约束，泛泛来说，就是我们告诉软件（Vivado、ISE等）从哪个pin输入信号，输入信号要延迟多长时间，时钟周期是多少，让软件PAR(Place and Route)后的电路能够满足我们的要求。因此如果我们不加时序约束，软件是无法得知我们的时钟周期是多少，PAR后的结果是不会提示时序警告的。

HTTP状态码

pdf文档算是我们平时看到比较多的文档啦，而我们看pdf文件最喜欢的一个功能就是打开书签功能，这样我们就能快速定位，查看我们需要查看的内容，但是有时候会遇没有书签的pdf文档，这个时候看起来就有些不方便了，于是我在网上查了一下，还真的可以给pdf文件添加书签的办法，废话不多说，直接进入正题：